在摩爾定律放緩、黃式定律延續的當下，華為“韜(τ)定律”橫空出世，被視為半導體領域演進的新定律。

5月25日，華為官網發文稱，在電氣電子工程師學會（IEEE）舉辦的國際電路系統研討會（ISCAS ）2026上，華為公司董事、半導體業務部總裁何庭波發表題為“半導體新路徑探索與實踐”的主旨演講，發表了指導半導體產業發展的新原則——韜(τ)定律。

據介紹，韜(τ)定律提出以“時間(τ)縮微”替代“幾何縮微”作為半導體與電子系統演進的新指導原則——通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。

對于中國半導體產業而言，這種探索尤其具有現實意義。因為在全球科技競爭加劇背景下，中國企業不僅需要追趕先進工藝，更需要尋找屬于自己的技術路徑。從Chiplet、先進封裝，到超節點、系統級協同，再到如今的“時間縮微”，越來越多創新開始繞開傳統制程路徑依賴。

當然，“韜定律”能否真正成為產業級新范式，還需要時間驗證。但可以看到，在全球半導體產業從工藝競賽逐漸轉向系統競賽的今天，華為已經不再只是單純追趕既有路線，而是在嘗試重新定義下一代芯片演進邏輯。

紀錄片《大國基石》指出算力即國力。這意味著，算力并不是簡單的芯片計算能力，而是綜合了國家電力生產與運輸、芯片設計與制造產業集群、AI軟件開發與應用。

過去100年，人類的科技與大國的博弈，已經從單純的對抗進入尖端科技的較量。一個日漸明顯的趨勢是，Token使用量將作為衡量經濟活躍度甚至國力的新指標。要高質量地支撐算力、Token的規模，芯片等底層體系是根基和砥柱。

其中，華為芯片力量進一步崛起，從昇騰系列芯片，到AI超節點，再到如今的“韜(τ)定律”，代表著華為開發大國重器、要改天換地全球算力格局的決心。

華為芯片再突圍：預計2031年達1.4納米制程

何庭波表示，在過去六年的實踐中，基于韜(τ)定律，華為已成功設計并量產了381款芯片，廣泛覆蓋了千行百業的需求。其中，將于2026年秋季面世的麒麟芯片，率先采用了邏輯折疊技術，性能大幅提升。預計到2031年，基于韜(τ)定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

在關鍵的突破上，華為創新性地提出了“邏輯折疊(LogicFolding)”等核心技術，構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。該體系以系統性降低時間常數τ為目標，旨在驅動各層級性能、能效、晶體管密度的持續提升。

器件層面，通過優化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級時間常數τ；電路層面，通過邏輯折疊技術突破傳統平面布局的物理邊界，顯著縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；芯片層面，通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間；系統層面，定義靈衢總線，重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，大幅降低系統通信時延。

近年來，主導半導體產業半個多世紀的摩爾定律正面臨嚴峻的物理極限和經濟效益雙重挑戰。面對晶體管幾何縮微放緩、晶體管成本紅利消退等發展困境，如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。韜(τ)定律正是解決該難題的有效路徑。

面對未來，何庭波說：“未來一定屬于開放合作。在半導體演進的路徑上，沒有一家企業可以獨自完成所有答案。在韜(τ)定律的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。”

半導體定律接力：從“摩爾定律”到“華為定律”

如果將過去半個多世紀的半導體發展史濃縮來看，其實是一場定律接力。

最早主導行業的是英特爾創始人戈登·摩爾提出的“摩爾定律”——芯片上的晶體管數量大約每18至24個月翻一倍，而成本持續下降。這一定律不僅塑造了全球信息產業，也奠定了PC、互聯網、移動通信乃至人工智能時代的算力基礎。過去幾十年，全球半導體產業，本質上都在圍繞“幾何縮微”展開競賽：更先進的制程、更小的晶體管、更高的集成度。

但進入7納米之后，摩爾定律明顯遭遇瓶頸。一方面，晶體管尺寸已經逼近物理極限，量子隧穿、漏電效應等問題愈發突出；另一方面，先進制程的成本呈指數級上升。如今一座最先進晶圓廠的投資已達到數百億美元級別，光刻機、先進封裝等環節進一步抬高產業門檻。換句話說，繼續依靠縮小尺寸換取性能提升，已經越來越難。

在“后摩爾定律時代”，新的定律陸續產生，其中“黃式定律”開啟了AI新時代的產業邏輯。所謂“黃式定律”，通常被視為英偉達創始人兼CEO黃仁勛對AI算力時代演進規律的概括，AI計算性能提升速度，已經遠超傳統摩爾定律下的通用芯片性能增速。其核心不再只是晶體管數量增加，而是通過GPU架構創新、CUDA生態、系統級協同、網絡互聯與軟件優化，實現整體AI性能的指數級躍遷。

而如今，華為提出的“韜(τ)定律”，則進一步試圖回答另一個問題：如果先進制程受限，是否還能繼續推動高性能芯片演進？

從何庭波此次演講來看，“韜定律”的核心邏輯，實際上是把過去圍繞“面積”的競爭，轉向圍繞“時間”的競爭。傳統摩爾定律追求的是幾何尺寸縮小，而華為提出了“邏輯折疊”的新路徑，就是不再一味追求晶體管更小，而是讓芯片里的數據“少跑路”。

打個比喻，傳統芯片像一座平面城市，不同模塊彼此分散，數據傳輸距離較長；而“邏輯折疊”則通過更緊湊的布局、3D堆疊和近距離互聯，把原本距離較遠的功能模塊堆疊到一起。這樣一來，信號傳播路徑更短，通信時延更低，芯片整體效率也隨之提升。

這背后，其實折射出華為近年來在外部封鎖壓力下形成的一套技術路線。

眾所周知，在先進制程、EDA工具、高端制造設備等多個關鍵環節，華為長期面臨限制。特別是在7納米以下先進工藝領域，中國半導體產業整體仍與國際頂尖水平存在差距。在這種情況下，單純復制傳統摩爾定律路徑，難度和成本都極高。

因此，華為近年的突圍重點，逐漸轉向“系統性工程能力”，從昇騰芯片的突圍再到如今底層定律的演進，都是在根技術上深耕。

例如在AI算力領域，華為昇騰并非單點追求指標，而是通過CloudMatrix超節點、靈衢總線、高速互聯、統一內存編址等系統架構設計，提高整體集群效率；在手機芯片領域，麒麟芯片則通過軟硬協同、異構計算、封裝優化等方式，盡可能釋放有限制程下的性能潛力。

從這個角度看，“邏輯折疊(LogicFolding)”也是系統工程思路之一。即便晶體管尺寸無法繼續大幅縮小，仍然可以通過更高效的布局、更短的數據路徑、更強的協同設計，繼續逼近先進制程性能。其目標并非簡單復刻，而是探索一條“非傳統縮微”的新路徑。