“華為這篇論文，最重要的觀點是：每一代制程工藝真正交付的是‘對時間的壓縮’，即空間尺寸縮減（先進制程下晶體管間距縮小）只是手段，而壓縮信號傳播的時間（減小時延）才是目的。”就華為公司董事、半導體業務部總裁何庭波在署名論文中提出韜（τ）定律（下稱“韜定律”）的意義，芯和半導體創始人、總裁代文亮在接受上海證券報記者采訪時表示，華為將“時間常數τ”作為優化目標，這一框架首次讓工藝工程師、電路設計師、架構師、系統工程師等可以圍繞同一個量、用同一套單位展開協同優化。
多位業內人士的看法是，韜定律的發布，為半導體產業明確了一件事：下一個10年，競爭的勝負手不在單芯片節點上，而是在封裝、存儲帶寬、互連和系統設計，以及支撐這一切的系統級EDA（電子設計自動化）工具鏈上。
論文顯示，在技術路線上，華為采用Chiplet（芯粒）先進封裝、三維集成電路（3DIC）、邏輯折疊（LogicFolding）三條技術路線疊加共存方式，在垂直集成上實現不同粒度的重組優化。而到2035年實現硬件集成度提升超過100倍，面臨的三大挑戰分別為：EDA工具鏈斷代、跨晶圓工藝偏差、能量守恒法則。
“這種疊加帶來的根本性設計工程挑戰，是傳統以單芯片為邊界的EDA工具鏈無法勝任的，也是STCO（系統技術協同優化）系統級EDA得以提出、發展的核心緣由。”對于華為將EDA工具鏈的缺位視為韜定律落地的最大工程障礙，代文亮表示，當一個封裝體同時涉及芯粒間互連、3D層間混合鍵合和片內邏輯折疊時，信號完整性、電源完整性、熱分布與機械應力的分析邊界已無法在任何單一層級上實現單獨閉合；混合鍵合界面的寄生電容與電阻組合（RC）需要與布線段RC聯合標注才能準確預測延遲；Chiplet間的大電流切換在封裝基板上耦合為電源噪聲，影響相鄰裸片時序。這些問題相互纏繞，必須在“芯片—封裝”聯合建模的統一視角下求解，即構建以系統技術協同優化（STCO）為核心的系統級EDA平臺。
在代文亮看來，除了芯片端，AI算力時代，韜定律在落地時遇到的另外一大挑戰是：超節點（SuperNode）下的STCO多物理場協同挑戰，這恰好也是當前系統級EDA面臨的最復雜設計課題之一。
華為認為，大規模AI智算集群下，系統規模從單芯片擴展到數萬顆芯片，此時減少數據傳輸中時間的重要性，已徹底超越減少計算本身的時間，并提出三層協同應對：統一總線（Unified Bus）、近封裝光引擎（Hi-ONE）、3D Folding（折疊）。
代文亮表示，大型AI智算集群超過80%的能耗來自數據搬運而非計算本身，超過70%系統成本來自數據搬運，傳統多協議棧帶來大量協議轉換與握手開銷。如此，光有芯片算力的堆疊還不夠，互連延遲、供電響應、散熱約束三者共同構成系統τ的下界，任何一項短板都會成為全局瓶頸。
韜定律描述了一個宏大的技術方向，但誰來提供實現τ跨層協同優化的設計工具？
事實上，國際EDA三大巨頭（新思科技、楷登電子、西門子EDA）都已意識到STCO發展趨勢及這一結構性的機遇，并將其作為戰略重心。為此，新思科技以350億美元收購了全球最大的仿真分析公司Ansys，西門子EDA收購了Altair。
記者注意到，芯和半導體的STCO（系統技術協同優化）理念及三大平臺（3DIC Chiplet先進封裝仿真平臺、封裝PCB板級全流程設計平臺、集成整機系統仿真平臺），正是針對韜定律需求構建的，其產品將仿真范圍從2D單芯片擴展到2.5D/3D Chiplet先進封裝、板級乃至整機；分析維度從單物理場升級為電、熱、力、電磁多物理場耦合；工作介入點從事后驗證前移至架構探索階段；產品形態從離散工具集合演進為統一的系統級設計平臺。
